ニュースはよく「TSMC の 2ナノが量産」「Intel が GAA に攻め込む」と言う。すごそうに聞こえるが、2ナノとは結局何なのか。本当に2ナノほど小さいのか。GAA とはまた何なのか。
この記事では先端プロセスを噛み砕く。まず誤解しやすい「プロセスノード」という用語を解きほぐし、次にトランジスタが平面型から GAA へどう進化したか、2ナノがいまどこまで来たか、次の一手は何か、そしてなぜ先端ほど高く難しいのかを語る。これは ファウンドリの関 の深掘り上級版だ。
プロセスノードとは何か？
まず、よくある誤解を解いておこう：3ナノ、2ナノは、チップの中のある部品が本当に3ナノや2ナノの幅しかない、という意味ではない。
プロセスノードはいまや主に「技術世代」の商業的な名称だ。それが表すのは、一そろいの指標の進歩——性能の向上、消費電力の低下、トランジスタのより密な集積、設計ルールの刷新だ。かつてはノードの数字もおおむねトランジスタのある寸法に対応していたが、10ナノを下回ったあたりで、この対応関係はとっくに切れており、数字はむしろ各社が世代を示すための符号に近い（後に A16、A14 のように「オングストローム」を単位とする命名が現れたのもこのためだ）。
だから2ナノを見たら、「また一段、密で省電力な新世代」と理解すればよく、数字そのものにこだわらないことだ。
コアデータのスナップショット
以下の数字は、先端プロセスの進み具合をつかむのに役立つ。時期と仕様は多くが各社の目標や見積もりなので、桁感をつかむつもりで見てほしい。
| テーマ | 数値 | 時点／性質 |
|---|---|---|
| TSMC 2ナノ（N2） | 2025年第4四半期に高量産入り、2026年に急速に立ち上げ | TSMC 公式 |
| N2 の対 N3E 性能／消費電力 | 同消費電力で約10-15%速い、または同性能で消費電力25-30%減、密度15%超増 | TSMC ロードマップ目標 |
| Samsung 2ナノ（SF2） | 第一世代は2025年第4四半期から量産、第二世代は2026年下半期を計画 | Samsung 公式 |
| Intel 18A | 2025年に生産立ち上げ入り、Panther Lake は年末出荷（RibbonFET + PowerVia） | Intel 公式 |
| TSMC A16（裏面給電含む） | N2P／A16 は2026年下半期の量産を計画 | TSMC 公式スケジュール |
トランジスタの進化：平面型 → FinFET → GAA
チップが強くなる根本は、トランジスタ（電流の通断を制御する微小なスイッチ）がますます小さく、ますます省電力に作られることだ。だが小さくなるほど「漏れ」やすくなるので、トランジスタの構造もそれに合わせて進化してきた。
平面型トランジスタ：最も初期の構造で、ゲートは上からしか電流を制御しない。一定まで縮むと制御力が足りず、漏れが深刻になる。FinFET：チャネルを立てて一枚の「フィン」にし、ゲートが三方を包むことで制御力を大幅に高め、16ナノから5ナノまでの世代を支えた。GAA（ゲートオールアラウンド）：積層した水平のナノシート（薄い水平チャネルが何層も重なったようなもの）をチャネルにし、ゲートが四方から完全に包む——漏れが少なく、同じ面積により多く詰められる。Samsung は3ナノで先に GAA を採用し、TSMC は2ナノで導入した。
たとえるなら：平面型トランジスタは片手で上からホースを押さえるだけ、FinFET は手のひらで三方を包むよう、GAA はホースを丸ごと一周囲うようなもので、制御はもちろんより安定する。さらに先では、業界はトランジスタを上下に積み重ねる CFET も研究しているが、それはまだ実験室の段階だ。
2ナノと GAA：いまどこまで来たか
2ナノは2025年から2026年にかけての競争の焦点で、三大プレイヤーの進捗はまちまちだ。
TSMC の N2 は2025年第4四半期に高量産入りし、2026年に急速に立ち上がっている、第一世代の GAA プロセスだ。公式目標は、前世代の N3E に対し、同消費電力で約10-15%速い、または同性能で消費電力を25-30%減、密度を15%超向上、というもの。Samsung の第一世代 2ナノもすでに量産を開始し、第二世代は2026年下半期を計画。Intel は 18A（RibbonFET を採用、これも GAA の一種）を使い、2025年に生産入りして量産へ立ち上げ中、第一陣の Panther Lake は2025年末に出荷した。
念を押したいのは、各社が公表する性能の数字は多くがロードマップ目標であり、実際の歩留まり、顧客採用、量産規模こそが真の勝負の決め手で、それらはなお進行中だということだ。
裏面給電：2ナノの次の一手
トランジスタがある密度まで詰まると、給電もボトルネックになる。
従来のチップは給電線も信号線もトランジスタの上に集中し、先端になるほど混み合い、互いに干渉する。裏面給電（backside power）の発想は、給電を担う金属の配線網をチップの裏面に移し、表面に信号線のためのスペースをより多く残す、というものだ——電圧損失を抑え、性能と密度を高める。TSMC の A16 は「スーパー・パワー・レール」（Super Power Rail）を使い、2ナノの次の A16 世代での導入を計画；Intel の PowerVia はすでに 18A と一緒に導入されている。これは微細化を続けさせるための鍵となる一手の一つだ。
なぜ先端ほど高く、難しいのか
先端プロセスは少数のプレイヤーだけの勝負だ。三つの硬いリソースを同時に食うからである。
一つは装置：最先端プロセスには ASML の極端紫外線（EUV）リソグラフィ装置が必要で、次の一歩ではさらに高価な High-NA EUV（開口数がより高く、解像度がより強い新世代の EUV）を使う。一台ゆうに数億ドルし、しかも ASML にしか作れない（詳しくは ASML の関 を参照）。二つは歩留まり：新しい構造、新しいプロセスは、良品率を引き上げるのに非常に長い時間がかかり、歩留まりが足りなければ金を燃やすのと同じだ。三つは設計エコシステム：先端であるほど、付随する設計ツール、シリコン IP、設計ルールが複雑になり、TSMC は2025年だけで数万件もの設計ファイルとシリコン IP を提供した。この三つが重なり、敷居は世界に数社しか手が出せないほど高くなる。
台湾の役割
台湾の核心的な役割は、「最も先端のロジックプロセスの量産・歩留まりプラットフォーム」だ。TSMC の3ナノはすでにウェハ売上の約4分の1を占め、2ナノもまた2025年末に先んじて高量産入りした。世界で最も尖端のプロセス量産拠点はなお台湾にある、ということだ。
これは ファウンドリの関 で述べた集中現象とも呼応する：新プロセスの量産には研究開発、装置、人材が高度に近接している必要があり、TSMC も最も先端のプロセスを優先して台湾に置く。先端プロセスの安定した量産は、AI 演算力サプライチェーンの上流の能力に直接影響する。
この関の要点
先端プロセスを見終えたら、まず三つの要点を覚えておこう：プロセスノードは技術世代の名称であって実際の線幅ではない；トランジスタ構造は平面型、FinFET から現在の GAA へと進んだ；2ナノは現在の競争の焦点で、裏面給電が次の一手だ。
プロセスの微細化はますます高く、ますます難しくなっているが、それでも AI チップ性能の根本的な源の一つであり続けている。先端プロセスの安定した量産は AI 演算力サプライチェーンの上流の能力に影響し、その位置はいまもなお台湾を核心としている。
ファウンドリのモデルと産業構図を見たいなら、ファウンドリ に戻ってほしい；プロセスの命脈たる装置を見たいなら、ASML を；パッケージングがどうバトンを受けるかを見たいなら、先端パッケージング を；チェーン全8関を振り返りたいなら、サプライチェーン総まとめ に戻ってほしい。